对大多数IC设计师来说，逻辑仿真速度永远都不够快。Aldec宣称其新型Riviera-Pro
2006.10
HDL仿真器比前一版本软件加快RTL仿真速度达57%，门级和时序仿真速度提升250%。
“这归功于Aldec新颖的系统级平台技术，”Aldec公司副总裁Dave
Rinehart指出。他表示，该公司注意到客户端ASIC和大型FPGA显著的收益，正计划额外的优化，使速度改进更明显，尤其是针对SystemVerilog。
新发布的Riviera-Pro还增添了用VHDL或Verilog代码在SystemC模块的实例及在SystemC代码内HDL模块实例内使用Generics的能力。Aldec声称调试窗口内SystemC对象的可视性也得到改进。该仿真器支持微软Visual
Studio 8.0和更新版本的GNU C编译器，还延伸了对SystemVerilog(IEEE
1800)和特性规范语言Property Specification Language(IEEE
1850)的支持。增强功能对测试平台和设计代码均有影响。Aldec还表示，表达覆盖的用户能更好地控制设计经过分析的区域，从不同部分合并数据。
其它改进包括面向VHDL代码的开放知识产权加密，更快的编译时间和对VHDL和Verilog而言均更低的存储使用。Riviera
2006.10现可供应，起价为12,450美元，包括Riviera-SE和Riviera-Pro配置。
