Lattice近日推出针对其高性能LatticeSC和LatticeSCM(LatticeSC/M系列)FPGA的降成本Freedom
Chip策略。
通过采用完全集成、无缝设计法将选定的大批量Lattice SC/M
FPGA设计转换到引脚兼容的Lattice Freedom
Chip，客户能够将其价格降低30%~75%。
Freedom
Chip策略是一种应对FPGA成本削减的全新方法，采用业界标准ASIC技术全面地测试按消费者特定设计的Lattice
SC/M裸片。通过自动插入扫描逻辑和专业的芯片测试，可将客户的网络表用以制造低成本的经过测试的定制芯片。这样就省去了与传统的结构化ASIC相伴的艰难的后端设计转换。
Freedom
Chip策略是首个在架构中采用完全基于扫描的测试结构以实现这些结果的基于FPGA的设计方法。对于任何设计和器件而言，通过采用这些测试技术可实现的典型默认覆盖范围为99%。
新的Freedom
Chip成本削减解决方案在初期将支持所有采用倒装封装技术LatticeSC和LatticeSCM器件，包括采用1020-焊点倒装BGA
(fcBGA)的25K LUT LatticeSC/M25到采用1704-焊点的fcBGA 封装的15K LUT
LatticeSC/M115这一系列FPGA。Freedom
Chip支持每类器件的所有速度等级。
Lattice的ispLEVER设计工具包亦支持Freedom
Chip成本削减策略，增添了Freedom
Chip设计功能但不会增加设计工具的成本。ispLEVER 6.1版Service Pack
2设计工具套件支持初步设计。
对于所有支持量产(25K pieces)的FPGA而言，单个设计Freedom
Chip的NRE费用为$75K，相较相较标准LatticeSC/M器件而言，单个LatticeSC/M25的成本降低了30%，而单个LatticeSC/M115的成本则降低了75%
。FreedomChip版LatticeSC/M系列FPGA计划于2007年第二季度量产。
