设计系统公司日前公布了一种创新的解决方案，解决复杂的半导体设计从逻辑设计团队交接到物理实现团队过程中实现时序、功率、面积和进度可预测性的重大挑战。Cadence逻辑设计团队解决方案提供了一种全新的“design with physical”技术，能够为逻辑设计阶段自动提供设计的精确物理描述，从而解决该难题。

这一解决方案以新的方式利用了经过验证的Cadence Encounter RTL Compiler XL搭配全局合成技术以及Cadence First Encounter XL硅片虚拟原型。这样，逻辑设计团队就可以运用真实的物理布局数据进行自动设计和合成，真正消除了逻辑和物理时序视角之间不一致的情况，实现设计质量的提升，并提高物理可预测性，实现更快的闭合时间，并在时序、面积和功耗等方面提高硅片质量（QoS）。

在新一代工艺技术中，物理时序效应越来越明显，然而在设计的逻辑和物理视角之间仍然存在差距。这就导致逻辑和物理设计团队之间要实现设计目标就要经历无数次漫长的迭代。直到现在，逻辑设计团队仍在尝试通过提高时序容限解决此问题，但这会导致令人无法容忍的裸片尺寸增加和功耗的提升。

Cadence逻辑设计团队解决方案用真正的物理时序信息取代传统的基于统计的线负载模型，解决了这个问题。RTL-to-gate转化和优化过程依靠的是Encounter RTL Complier中独有的“物理布局评估”（Physical Layout Estimation，PLE）算法，它已经在超过百次的出带中得以证明，能够为物理实现创建更好的预收敛网表。

然后First Encounter硅片虚拟原型功能以一种全新的、独特的解决方案结合到合成引擎中，以迅速获取物理互联时序最精确的视角。物理布局预估算法和嵌入式硅片虚拟原型技术的结合创造了一个完整的互联建模策略，跨越了从RTL到门级，并对长的绕线和短的绕线进行精确建模。这些都消除了逻辑和物理时序视角之间的差异，事实上根除了耗时的、大范围迭代，并且不用再需要以功耗为代价的超容限时序。

“这种突破性的解决方案为逻辑设计团队提供了一种自动化的方法，保证精确的时序闭合，不需要物理实现团队漫长的迭代——这种强大的功能大大提高了设计进度的可预测性，并大幅提高了硅片质量。”Cadence前端设计部全球副总裁Nimish Modi说。“它是基于可靠技术的全新使用方式，用以产生出色的成果。这是Cadence逻辑设计团队解决方案以全局看待问题，从而为逻辑设计师带来切实利益的又一个典型案例。”