一种用于CMOS晶体管的高k电介质工艺有望使国际半导体路线图驶上高速公路，它可以在直至10纳米的节点上消除闸极漏电问题。闸极漏电流过大引起的过热，是半导体节点突破45纳米所面临的头号障碍。据美国Clemson大学的研究人员，现在，漏电流只有原来100万分之一的工艺，可能使产业快速转向先进节点。

原子层沉积的快速热制程（RTP）得到0.39纳米的等效氧化物厚度(EOT)，漏电流只有10-12A/cm2。

“这种工艺很强壮，而且能够为其开发出制造设备，没有任何根本性障碍。象其他所有的人一样，我们正在利用标准CVD工艺和同样的前驱体。” Clemson大学硅纳米电子学中心主任Rajendra Singh表示。“不同之处在于我们经过优化的工艺化学和我们使用了不同种类的能源——这是我们专利所覆盖的范围。”

由于45纳米及更先进节点需要降低氧化层厚度，产业已开始采用高k电介质。例如，Clemson大学的铪闸极氧化层高k电介质的厚度为2.4纳米，但与传统的二氧化硅相比，其EOT是0.39纳米。

半导体路线图要求在65纳米节点采用高k电介质，但多数制造商，包括英特尔在内，在到45纳米节点之前都没有采用高k电介质。原因是制造商必须解决流经电介质的闸极漏电流较高的问题，其绝缘性能不如二氧化硅。

Clemson大学取得的成果表明，这种高k电介质是正确的选择，应该能够帮助半导体产业走向10纳米节点。

“它对硅IC制造产业有重大影响，” Singh表示。“半导体制造商目前在争论，是否值得投资向更大的450毫米晶圆方向前进，但利用我们的发明可以消除几个工艺步骤，从而导致在先进的节点上的总体成本下降。”